Controlador de interrupções para um Softcore RISC-V

Abstract

Este trabalho apresenta uma implementação do mecanismo de interrupção para um soft core RISC-V, identificando e elaborando os elementos de hardware e software cruciais para o gerenciamento e controle do estado do núcleo. Quanto aos compo- nentes inerentes ao hardware, foram implementados: os registradores de controle e status, bem como suas instruções de escrita e leitura; os mecanismos de troca de contexto; o gerenciamento de interrupções nos periféricos. Considerou-se os conceitos e as simulações do funcionamento de cada circuito projetado. Em relação ao software, são apresentadas as estruturas utilizadas para gerenciamento e controle das inter- rupções, tal como o código comum para interrupções e o vetor de ponteiros para os manipuladores de interrupções.

This document presents an implementation of the interrupt mechanism for a RISC-V soft core, such as identification and implementation of hardware and software elements for the management and control of the core state. The following hardware components have been implemented: status and control registers, as well as their writing and reading instructions; context switching mechanisms; and peripheral interruptions management. Important concepts and simulations of the operation of each projected circuit were also considered. About the software layer, the structures used to manage and control interruptions are introduced, such as the common code for interruptions and the vector pointers for interrupt handlers.